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Identifying invalid states for sequential circuit test generation
Hsing Chung Liang, Chung Len Lee, Jwu E. Chen
電機工程學系
研究成果
:
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同行評審
7
引文 斯高帕斯(Scopus)
總覽
指紋
指紋
深入研究「Identifying invalid states for sequential circuit test generation」主題。共同形成了獨特的指紋。
排序方式
重量
按字母排序
Keyphrases
Sequential Circuits
100%
Circuit Testing
100%
Invalid
100%
Test Case Generation
100%
Flip-flop
33%
Complete Set
22%
Detection Efficiency
11%
Search Algorithm
11%
Reachable States
11%
Fault Detection
11%
Fault Coverage
11%
Benchmark Circuits
11%
Generation Time
11%
Fault Impact
11%
Justification Process
11%
Coverage Efficiency
11%
Engineering
Sequential Circuits
100%
Flip Flop Circuits
100%
Circuit Test
100%
Complete Set
66%
Experimental Result
33%
Search Algorithm
33%
Initial State
33%
Computer Science
Sequential Circuit
100%
Test Generation
100%
Experimental Result
14%
Searching Algorithm
14%
Reachable State
14%
Fault Coverage
14%
Benchmark Circuit
14%
Generation Time
14%
Fault detection
14%
Physics
Generation Time
100%