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Designing an ultralow-voltage phase-locked loop using a bulk-driven technique
Yu Lung Lo
, Wei Bin Yang
, Ting Sheng Chao
,
Kuo Hsing Cheng
電機工程學系
研究成果
:
雜誌貢獻
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期刊論文
›
同行評審
43
引文 斯高帕斯(Scopus)
總覽
指紋
指紋
深入研究「Designing an ultralow-voltage phase-locked loop using a bulk-driven technique」主題。共同形成了獨特的指紋。
排序方式
重量
按字母排序
Keyphrases
Ultra-low Voltage
100%
Phase-locked Loop
100%
Bulk Technique
100%
Voltage Phase
100%
Supply Voltage
28%
Measurement Results
14%
Root Mean Square
14%
Divider
14%
Jitter
14%
Peak-to-peak Jitter
14%
Voltage-controlled Oscillator
14%
MOSFET
14%
Threshold Voltage
14%
Standard CMOS Technology
14%
Total Energy Consumption
14%
Die Area
14%
Biasing Scheme
14%
Forward Body Bias
14%
Bulk Input
14%
Input Techniques
14%
Engineering
Phase Locked Loop
100%
Power Supply
28%
Supply Voltage
28%
Electric Power Utilization
14%
Root Mean Square
14%
Voltage-Controlled Oscillator
14%
Metal-Oxide-Semiconductor Field-Effect Transistor
14%
Material Science
Metal-Oxide-Semiconductor Field-Effect Transistor
100%
Oscillator
100%