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A formal method to improve SystemVerilog functional coverage
An Che Cheng, Chia Chih Yen,
Jing Yang Jou
電機工程學系
研究成果
:
書貢獻/報告類型
›
會議論文篇章
›
同行評審
7
引文 斯高帕斯(Scopus)
總覽
指紋
指紋
深入研究「A formal method to improve SystemVerilog functional coverage」主題。共同形成了獨特的指紋。
排序方式
重量
按字母排序
Keyphrases
Functional Coverage
100%
Formal Methods
100%
Test Case Generation
100%
Functional Test
100%
SystemVerilog
100%
Covering Groups
75%
Test Pattern
50%
Maximum Speed
25%
Input Pattern
25%
Generation Method
25%
Verification Environment
25%
Language Constructs
25%
SAT Solver
25%
Generation Framework
25%
Deterministic Test
25%
Complete Coverage
25%
Design State
25%
Random Inputs
25%
Coverage Model
25%
Random Simulation
25%
Constrained Random
25%
Digital Design Flow
25%
Computer Science
Functional Test
100%
Speed-up
50%
Experimental Result
25%
Digital Design
25%
Verification Environment
25%