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A 4x4-block level pipeline and bandwidth optimized motion compensation hardware design for H.264/AVC DECODER
De Yuan Shen,
Tsung Han Tsai
電機工程學系
研究成果
:
書貢獻/報告類型
›
會議論文篇章
›
同行評審
5
引文 斯高帕斯(Scopus)
總覽
指紋
指紋
深入研究「A 4x4-block level pipeline and bandwidth optimized motion compensation hardware design for H.264/AVC DECODER」主題。共同形成了獨特的指紋。
排序方式
重量
按字母排序
Keyphrases
H.264 Encoder
100%
Motion Compensation
100%
Hardware Design
100%
Block Level
100%
Decoder
50%
Hardware Efficiency
50%
Data Reuse
50%
Memory Bandwidth
50%
On-chip Memory
50%
Low Bandwidth
25%
Bitstream
25%
Data Memory
25%
Bandwidth Limitation
25%
Byte
25%
Data Access
25%
Row-column
25%
Z-scan
25%
Besides to
25%
FIR Filter
25%
Scan Order
25%
Data Loading
25%
Utilization Time
25%
Bus Utilization
25%
Filter Column
25%
Blocking Strategy
25%
Decoding Time
25%
Compensation Architecture
25%
Computer Science
Hardware Design
100%
Motion Compensation
100%
Computer Hardware
100%
Data Reuse
66%
Memory Bandwidth
66%
Reference Data
66%
Bandwidth Requirement
33%
Data Access
33%
Data Loading
33%
FIR Filter
33%
Engineering
Motion Compensation
100%
Block Level
100%
Memory Bandwidth
66%
Reference Data
66%
Chip Memory
66%
Bitstream
33%
Bandwidth Requirement
33%
FIR Filter
33%