堆疊式記憶體測試與可靠度增強技術(3/3)

專案詳細資料

Description

以穿矽孔為技術之 2.5D/3D 積體電路已是一種重要之積體電路設計技術，然而測試與可靠度為2.5D/3D IC 量產與品質之重要挑戰，因此我們將以總計畫『2.5D/3D 積體電路可測性與可靠性設計技術』為主軸分為六個子計畫開發解決2.5D/3D IC 測試與可靠度問題。這些子計畫如下：子計畫一『堆疊式記憶體元件與電路可靠度分析』; 子計畫二『堆疊式記憶體測試與可靠度增強技術』；子計畫三『堆疊式記憶體控制器層級可靠度增強技術』；子計畫四『2.5D/3D 積體電路處理器可靠性設計技術』；子計畫五『2.5D/3D 積體電路測試最佳化技術』；及子計畫六『2.5D/3D 積體電路電源網路可靠性設計技術』。我們將開發從電路層級、RTL 層級、至架構層級之測試與可靠性增強技術。無庸置疑地，堆疊式記憶體為2.5D/3D IC 中之重要元件。因此，子計畫二將開發應用於堆疊式記憶體之有效測試與可靠度增強技術。這些技術包含：1)應用於堆疊式記憶體之自我測試技術；2) 應用於堆疊式記憶體陣列之自我修復技術；3) 應用於堆疊式記憶體IO 通道之自我修復技術；4) 應用於堆疊式記憶體之適應性動態錯誤更正碼技術；5) 應用於堆疊式記憶體之混合冗餘位元及錯誤更正碼技術。
狀態已完成
有效的開始/結束日期1/08/18 → 31/07/19

Keywords

  • 2
  • 5D/3D IC
  • 測試
  • 可靠度
  • 自我測試
  • 自我修復
  • 錯誤更正碼

指紋

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  • 1 會議論文篇章

  • Testing of in-memory-computing 8T SRAMs

    Tsai, T. L., Li, J. F., Hsu, C. L. & Sun, C. T., 10月 2019, 2019 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT 2019. Institute of Electrical and Electronics Engineers Inc., 8875487. (2019 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT 2019).

    研究成果: 書貢獻/報告類型 › 會議論文篇章 › 同行評審

    23 引文 斯高帕斯（Scopus）