在數位可程式化陣列上實現類比仿真器的研究(1/3)

目前的電路系統大多同時包含了數位與類比的電路，由於這兩種電路通常會各自採用不同的設計與驗證流程，很難有機會進行整個系統的整合驗證，因此，若我們想要大幅縮短設計的流程，發展一套方法來解決混合訊號系統驗證的問題已是刻不容緩。對於耗時的系統模擬，數位電路通常會採用場列式可程式邏輯閘陣列(FPGA)來仿真(emulate)電路，藉由把設計轉化成硬體的方式，大幅加快模擬的速度。然而，類比電路尚無法透過類似FPGA 的仿真機制來加速模擬的程序，還是只能靠SPICE 這類的模擬工具慢慢分析，耗費大量的模擬時間。因此，在本計畫之中，我們希望能針對類比電路，發展類似於數位電路的仿真機制，以縮短類比電路的設計與驗證流程，並支援整個混合訊號系統的整合與驗證。因為現存的類比電路仿真器各有其限制，無法直接與數位電路進行同步仿真，要能在實際的電路系統上使用，仍有許多難題需要克服。因此，本計畫希望能利用波數位濾波器(WDF)之原理，將電路由電晶體層級的netlist 自動轉換至WDF 模型，因為WDF 本質上是一個數位的濾波器，所以可採用數位設計流程中的各項EDA 工具，將整個電路轉換到FPGA 之上，即可實現以數位電路來模擬類比電路行為之目標。針對這樣的特殊應用，本計畫也將試著開發一系列的CAD 工具，對產出的電路進行面積與速度的最佳化，以提升系統驗證的效率。若能成功開發出這樣的技術，不但可利用已經相當成熟的數位仿真技術來仿真類比電路，並能直接跟數位電路整合，一舉解決混合訊號系統整合與驗證的問題，相信可以大大地加速整個驗證的流程，早日解決這日趨嚴重的設計瓶頸。