56/28Gb/s雙模式高速串列收發器之關鍵技術設計與實現(3/3)

隨著消費性電子產品的快速發展，資料傳輸速率已發展至每秒數十億位元(Gbps)並往更高的速率邁進。作為大量傳輸資料的關鍵技術，高速串列連結技術(High-Speed Serial Link Technology)被廣泛應用在有線收發裝置上，並發展出四階脈波振幅調變(Four-Level Pulse Amplitude Modulation, PAM4)資料。隨著資料速率的快速提升與新資料格式的提出，衍生出的新議題也必須被審視。首先，操作速度加快，意味著更短的時脈週期與更高百分比的時脈扭曲與抖動，同時，四階脈波振幅調變資料的多重準位也會增加資料邊緣占週期的百分比，並嚴重影響收發器動作。因此，高精準的時脈產生器，鎖相迴路(Phase-Locked Loop, PLL)與展頻時脈產生器(Spread-Spectrum Clock Generator, SSCG)將扮演重要的腳色。此外，傳輸速率的增加也意味著更高的通道衰減，並且四階脈波振幅調變資料的多重準位也壓縮了資料振幅，降低訊號完整度(Signal Integrity, SI)，使得單一的補償機制已不敷使用。因此，連續時間線性等化器(Continuous Time Linear Equalizer, CTLE)、前饋式等化器(Feed-Forward Equalizer, FFE)、決策回饋等化器(Decision-Feedback Equalizer, DFE)和資料與時脈回復電路(Clock and Data Recovery Circuit, CDR)的關鍵技術開發將具有一定的挑戰性與前瞻性。希望藉由確保時脈品質與訊號完整度，開發出適用於四階脈波振幅調變資料的雙模式高速串列收發器。計畫第一年將針對高速串列收發器中關鍵電路進行設計，蒐集分析相關文獻，並透過電路模擬與晶片量測驗證。在第二年的計畫中，將針對發送端與接收端進行初步整合，將第一年的關鍵技術帶入，為最終的高速串列收發器作準備。於第三年的計畫中，重點在於串列收發器中傳送端與接收端之整合優化，將根據前一年的經驗調整系統架構與關鍵電路，實現56/28 Gbps之雙模式高速串列收發器。