應用於三維積體電路可測性及可靠性設計技術-總計畫暨子計畫一：三維積體電路中堆疊式記憶體與晶粒間連接線可測性與可靠性技術

以穿矽孔為技術之三維積體電路已經是積體電路設計技術之一，測試與可靠度為3D IC 量產之 重要挑戰，因此我將以總計畫『應用於三維積體電路可測性與可靠性設計技術』為主軸分為五個子 計畫開發解決3D IC 測試與可靠度問題。 在三維積體電路中，晶粒間導線線及堆疊式記憶體為三維積體電路之重要元素，也對三維積體 電路之品質及可靠度有重大之影響。因此本子計畫之目標將開發應用於晶粒間導線及堆疊式記憶體 之可測性與可靠性設計技術。這些技術包含：1) 基於IEEE P1838 的3D IC 之晶粒間導線內建自我 測試技術，2)將測試結果用於3D IC 晶粒間導線的內建自我修復技術，3)適用於堆疊式記憶體的堆疊 後內建自我測試技術，4) 適用於堆疊式記憶體的堆疊後內建自我修復技術，5)晶粒間導線的線上監 測與修復技術，及6)適用於堆疊式記憶體之適應式動態錯誤更正碼技術。