Kuo-Hsing Cheng

2021

A Wide-Range All-Digital Delay-Locked Loop for DDR1-DDR5 Applications

Tsai, C. W., Chiu, Y. T., Tu, Y. H. & Cheng, K. H., 1 10月 2021, 於: IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 29, 10, p. 1720-1729 10 p.

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2 引文斯高帕斯（Scopus）

2018

A Power-Saving Adaptive Equalizer with a Digital-Controlled Self-Slope Detection

Tu, Y. H., Cheng, K. H., Lee, M. J. & Liu, J. C., 7月 2018, 於: IEEE Transactions on Circuits and Systems I: Regular Papers. 65, 7, p. 2097-2108 12 p.

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5 引文斯高帕斯（Scopus）

Low supply voltage and multiphase all-digital crystal-less clock generator

Tu, Y. H., Liu, J. C., Cheng, K. H. & Chang, C. Y., 1 11月 2018, 於: IET Circuits, Devices and Systems. 12, 6, p. 720-725 6 p.

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3 引文斯高帕斯（Scopus）

2017

A 0.5-V all-digital clock-deskew buffer with I/Q phase outputs

Tu, Y. H., Liu, J. C., Cheng, K. H. & Hsu, C. H., 1 10月 2017, 於: Analog Integrated Circuits and Signal Processing. 93, 1, p. 157-167 11 p.

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1 引文斯高帕斯（Scopus）

All-digital duty-cycle corrector with synchronous and high accuracy output for double date rate synchronous dynamic random-access memory application

Tsai, C. W., Lo, Y. L., Chang, C. C., Liu, H. Y., Yang, W. B. & Cheng, K. H., 4月 2017, 於: Japanese Journal of Applied Physics. 56, 4, 04CF02.

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The new FCL with HTS for the high-speed communication system

Cheng, K. H., Chiou, H. K., Chiu, T. H., Cheng, C. H., Shih, C. F. & Huang, T. W., 1 4月 2017, 於: Microwave and Optical Technology Letters. 59, 4, p. 964-966 3 p.

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2016

Proportional static-phase-error reduction for frequency-multiplier-based delay-locked-loop architecture

Tu, Y. H., Liu, J. C. & Cheng, K. H., 6月 2016, 於: IEICE Transactions on Electronics. E99C, 6, p. 655-658 4 p.

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2015

A 0.6-V 1.6-GHz 8-phase all digital PLL using multi-phase based TDC

Tu, Y. H., Liu, J. C., Cheng, K. H., Huang, H. Y. & Hu, C. C., 22 12月 2015, 於: IEICE Electronics Express. 13, 2, 20150950.

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開啟存取

5 引文斯高帕斯（Scopus）

2014

A 0.9-to 8-GHz VCO with a differential active inductor for multistandard wireline SerDes

Cheng, K. H., Hung, C. L., Alex Gong, C. S., Liu, J. C., Jiang, B. Q. & Sun, S. Y., 1 8月 2014, 於: IEEE Transactions on Circuits and Systems II: Express Briefs. 61, 8, p. 559-563 5 p., 6823130.

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20 引文斯高帕斯（Scopus）

2013

A wide supply voltage range and low-power all-digital clock generator

Cheng, K. H., Liu, J. C., Huang, H. Y. & Chen, Y. T., 3月 2013, 於: Analog Integrated Circuits and Signal Processing. 74, 3, p. 517-526 10 p.

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2 引文斯高帕斯（Scopus）

2012

A 0.6-V 800-MHz all-digital phase-locked loop with a digital supply regulator

Cheng, K. H., Liu, J. C. & Huang, H. Y., 2012, 於: IEEE Transactions on Circuits and Systems II: Express Briefs. 59, 12, p. 888-892 5 p., 6407963.

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16 引文斯高帕斯（Scopus）

A 50 ns verify speed in resistive random access memory by using a write resistance tracking circuit

Sheu, S. S., Cheng, K. H., Chen, Y. S., Chen, P. S., Tsai, M. J. & Lo, Y. L., 6月 2012, 於: IEICE Transactions on Electronics. E95-C, 6, p. 1128-1131 4 p.

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An all-digital clock synchronization buffer with one cycle dynamic synchronizing

Cheng, K. H., Hong, K. W., Hsu, C. F. & Jiang, B. Q., 2012, 於: IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 20, 10, p. 1818-1827 10 p., 6093716.

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6 引文斯高帕斯（Scopus）

2011

A 0.5-V 0.42.24-GHz inductorless phase-locked loop in a system-on-chip

Cheng, K. H., Tsai, Y. C., Lo, Y. L. & Huang, J. S., 2011, 於: IEEE Transactions on Circuits and Systems I: Regular Papers. 58, 5, p. 849-859 11 p., 5640695.

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88 引文斯高帕斯（Scopus）

A 0.77 ps RMS jitter 6-GHz spread-spectrum clock generator using a compensated phase-rotating technique

Cheng, K. H., Hung, C. L. & Chang, C. H., 5月 2011, 於: IEEE Journal of Solid-State Circuits. 46, 5, p. 1198-1213 16 p., 5754326.

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19 引文斯高帕斯（Scopus）

A 6-GHz built-in jitter measurement circuit using multiphase sampler

Cheng, K. H., Liu, J. C., Huang, H. Y., Li, Y. L. & Jhu, Y. J., 8月 2011, 於: IEEE Transactions on Circuits and Systems II: Express Briefs. 58, 8, p. 492-496 5 p., 5971770.

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9 引文斯高帕斯（Scopus）

A high precision fast locking arbitrary duty cycle clock synchronization circuit

Cheng, K. H., Hong, K. W., Chen, C. H. & Liu, J. C., 7月 2011, 於: IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 19, 7, p. 1218-1228 11 p., 5471066.

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14 引文斯高帕斯（Scopus）

An electrical testing method for blind through silicon vias (TSVs) for 3D IC integration

Sheu, S. S., Lin, Z. H., Hung, J. F., Lau, J. H., Chen, P. S., Wu, S. H., Su, K. L., Lin, C. S., Lai, S. J., Cheng, K. H., Ku, T. K., Lo, W. C. & Kao, M. J., 2011, 於: Journal of Microelectronics and Electronic Packaging. 8, 4, p. 140-145 6 p.

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7 引文斯高帕斯（Scopus）

Built-in jitter measurement circuit with calibration techniques for a 3-GHz clock generator

Cheng, K. H., Liu, J. C., Chang, C. Y., Jiang, S. Y. & Hong, K. W., 8月 2011, 於: IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 19, 8, p. 1325-1335 11 p., 5497216.

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22 引文斯高帕斯（Scopus）

Fast-write resistive RAM (RRAM) for embedded applications

Sheu, S. S., Cheng, K. H., Chang, M. F., Chiang, P. C., Lin, W. P., Lee, H. Y., Chen, P. S., Chen, Y. S., Wu, T. Y., Chen, F. T., Su, K. L., Kao, M. J. & Tsai, M. J., 1月 2011, 於: IEEE Design and Test of Computers. 28, 1, p. 64-71 8 p., 5590231.

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47 引文斯高帕斯（Scopus）

2010

A 5-Gb/s inductorless CMOS adaptive equalizer for PCI express generation II applications

Cheng, K. H., Tsai, Y. C., Wu, Y. H. & Lin, Y. F., 5月 2010, 於: IEEE Transactions on Circuits and Systems II: Express Briefs. 57, 5, p. 324-328 5 p., 5462962.

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32 引文斯高帕斯（Scopus）

Dynamic frequency tracking and phase error compensation clock de-skew buffer

Cheng, K. H., Hong, K. W., Lo, Y. L., Wu, C. L. & Lee, C. H., 9 12月 2010, 於: Electronics Letters. 46, 25, p. 1653-1655 3 p.

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2009

A 2.5-GHz Built-in jitter measurement system in a serial-link transceiver

Jiang, S. Y., Cheng, K. H. & Jian, P. Y., 12月 2009, 於: IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 17, 12, p. 1698-1708 11 p., 5152959.

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15 引文斯高帕斯（Scopus）

A low jitter self-calibration PLL for 10-Gbps SoC transmission links application

Cheng, K. H., Tsai, Y. C., Liu, C. N. J., Hong, K. W. & Kuo, C. C., 2009, 於: IEICE Transactions on Electronics. E92-C, 7, p. 964-972 9 p.

研究成果: 雜誌貢獻 › 期刊論文 › 同行評審

Designing an ultralow-voltage phase-locked loop using a bulk-driven technique

Lo, Y. L., Yang, W. B., Chao, T. S. & Cheng, K. H., 2009, 於: IEEE Transactions on Circuits and Systems II: Express Briefs. 56, 5, p. 339-343 5 p.

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42 引文斯高帕斯（Scopus）

High-speed and ultra-low-voltage divide-by-4/5 counter for frequency synthesizer

Lo, Y. L., Yang, W. B., Chao, T. S. & Cheng, K. H., 2009, 於: IEICE Transactions on Electronics. E92-C, 6, p. 890-893 4 p.

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1 引文斯高帕斯（Scopus）

Vernier caliper and equivalent-signal sampling for built-in jitter measurement system

Jiang, S. Y., Huang, C. W., Lo, Y. L. & Cheng, K. H., 2月 2009, 於: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. E92-A, 2, p. 389-400 12 p.

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1 引文斯高帕斯（Scopus）

2008

A high linearity, fast-locking pulsewidth control loop with digitally programmable duty cycle correction for wide range operation

Cheng, K. H., Su, C. W. & Chang, K. F., 2月 2008, 於: IEEE Journal of Solid-State Circuits. 43, 2, p. 399-412 14 p.

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50 引文斯高帕斯（Scopus）

Highly accurate and efficient current-mode PWM CMOS dc-dc buck converter with on-chip current-sensing

Cheng, K. H., Su, C. W. & Ko, H. H., 2008, 於: IEICE Transactions on Electronics. E91-C, 12, p. 1941-1950 10 p.

研究成果: 雜誌貢獻 › 期刊論文 › 同行評審

2 引文斯高帕斯（Scopus）

Wide-range synchronous mirror delay with arbitrary input duty cycle

Cheng, K. H., Su, C. W. & Lu, S. W., 2008, 於: Electronics Letters. 44, 11, p. 665-667 3 p.

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8 引文斯高帕斯（Scopus）

2007

A Fast-Lock Wide-Range Delay-Locked Loop Using Frequency-Range Selector for Multiphase Clock Generator

Cheng, K. H. & Lo, Y. L., 7 7月 2007, 於: IEEE Transactions on Circuits and Systems II: Express Briefs. 54, 7, p. 561-565 5 p.

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44 引文斯高帕斯（Scopus）

Attenuation of electromagnetic pulse using high temperature superconductor

Chiu, T. H., Huang, T. W., Liang, C. H., Niu, D. C., Suen, Y. W. & Cheng, K. H., 6月 2007, 於: IEEE Transactions on Applied Superconductivity. 17, 2, p. 1831-1834 4 p.

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2006

Improved 32-bit conditional sum adder for low-power high-speed applications

Cheng, K. H. & Cheng, S. W., 7月 2006, 於: Journal of Information Science and Engineering. 22, 4, p. 975-989 15 p.

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7 引文斯高帕斯（Scopus）

2005

64-bit high-performance power-aware conditional carry adder design

Cheng, K. H. & Cheng, S. W., 6月 2005, 於: IEICE Transactions on Electronics. E88-C, 6, p. 1322-1331 10 p.

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4 引文斯高帕斯（Scopus）

ENISLE: A clustering algorithm for nearly maximal and minimal connection on hypergraph

Cheng, K. H. & Cheng, S. W., 6月 2005, 於: Tamkang Journal of Science and Engineering. 8, 2, p. 155-164 10 p.

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2004

A fast-lock DLL with power-on reset circuit

Cheng, K. H., Lo, Y. L. & Jiang, S. Y., 9月 2004, 於: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. E87-A, 9, p. 2210-2220 11 p.

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3 引文斯高帕斯（Scopus）

A low-power high-driving ability voltage control oscillator used in PLL

Cheng, K. H., Yang, W. B. & Chung, C. F., 6月 2004, 於: International Journal of Electronics. 91, 6, p. 361-375 15 p.

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3 引文斯高帕斯（Scopus）

2003

A Dual-Slope Phase Frequency Detector and Charge Pump Architecture to Achieve Fast Locking of Phase-Locked Loop

Cheng, K. H., Yang, W. B. & Ying, C. M., 11月 2003, 於: IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing. 50, 11, p. 892-896 5 p.

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39 引文斯高帕斯（Scopus）

Circuit Analysis and Design of Low-Power CMOS Tapered Buffer

Cheng, K. H. & Yang, W. B., 5月 2003, 於: IEICE Transactions on Electronics. E86-C, 5, p. 850-858 9 p.

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1 引文斯高帕斯（Scopus）

2001

A novel all digital phase locked loop (ADPLL) with ultra fast locked time and high oscillation frequency

Cheng, K. H. & Chen, Y. J., 2001, 於: Proceedings of the Annual IEEE International ASIC Conference and Exhibit. p. 139-143 5 p.

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3 引文斯高帕斯（Scopus）

1999

The charge-transfer feedback-controlled split-path CMOS buffer

Cheng, K. H., Yang, W. B. & Huang, H. Y., 1999, 於: IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing. 46, 3, p. 346-348 3 p.

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12 引文斯高帕斯（Scopus）

1998

Design and analysis of low-voltage current mode operational amplifier with differential-input and differential-output

Cheng, K. H. & Wang, H. C., 10月 1998, 於: International Journal of Electronics. 85, 4, p. 443-453 11 p.

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2 引文斯高帕斯（Scopus）

1993

Analysis and Design of a New Race-Free Four-Phase CMOS Logic

Wu, C. Y., Cheng, K. H. & Wang, J. S., 1月 1993, 於: IEEE Journal of Solid-State Circuits. 28, 1, p. 18-25 8 p.

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3 引文斯高帕斯（Scopus）

1991

Latched CMOS Differential Logic (LCDL) for Complex High-Speed VLSI

Wu, C. Y. & Cheng, K. H., 9月 1991, 於: IEEE Journal of Solid-State Circuits. 26, 9, p. 1324-1328 5 p.

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14 引文斯高帕斯（Scopus）

鄭 國興

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