Jwu-E Chen

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VLSI 測試/VLSI CAD

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Multiple Retest Systems for Screening High-Quality Chips
Yeh, C. H. & Chen, J. E., 4月 2023, 於: Journal of Electronic Testing: Theory and Applications (JETTA). 39, 2, p. 207-225 19 p.
研究成果: 雜誌貢獻 › 期刊論文 › 同行評審

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1 引文斯高帕斯（Scopus）
Prediction of the Test Yield of Future Integrated Circuits Through the Deductive Estimation Method
Yeh, C. H. & Chen, J. E., 1 8月 2023, 於: Journal of Circuits, Systems and Computers. 32, 12, 2350202.
研究成果: 雜誌貢獻 › 期刊論文 › 同行評審
1 引文斯高帕斯（Scopus）
Recycling Test Methods to Improve Test Capacity and Increase Chip Shipments
Yeh, C. H. & Chen, J. E., 1 6月 2023, 於: IEEE Design and Test. 40, 3, p. 45-52 8 p.
研究成果: 雜誌貢獻 › 期刊論文 › 同行評審
2 引文斯高帕斯（Scopus）
Application of Three-Repetition Tests Scheme to Improve Integrated Circuits Test Quality to Near-Zero Defect
Yeh, C. H. & Chen, J. E., 1 6月 2022, 於: Sensors (Switzerland). 22, 11, 4158.
研究成果: 雜誌貢獻 › 期刊論文 › 同行評審

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2 引文斯高帕斯（Scopus）
Using Enhanced Test Systems Based on Digital IC Test Model for the Improvement of Test Yield
Yeh, C. H., Chen, J. E., Chang, C. J. & Huang, T. C., 1 4月 2022, 於: Electronics (Switzerland). 11, 7, 1115.
研究成果: 雜誌貢獻 › 期刊論文 › 同行評審

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2 引文斯高帕斯（Scopus）